台湾专利TW201314857A 具有電磁干擾屏蔽膜的半導體封裝件及其製造方法

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专利摘要:
一種半導體封裝件及其製造方法。半導體封裝件包括基板、半導體裝置、電路元件、封裝體及電磁干擾屏蔽膜。基板具有上表面且包括接地元件。半導體裝置設於基板之上表面。電路元件設於基板之上表面且具有一接地部，接地部電性連接於基板之接地元件。封裝體包覆半導體裝置及電路元件且具有一開孔，開孔露出電路元件之接地部。電磁干擾屏蔽膜覆蓋封裝體且經由開孔電性接觸電路元件之接地部。
公开号:TW201314857A
申请号:TW100134867
申请日:2011-09-27
公开日:2013-04-01
发明作者:Kuo-Hsien Liao；Jian-Cheng Chen；Yu-Hsiang Sun；Alex Chi-Hong Chan
申请人:Advanced Semiconductor Eng；
IPC主号:H01L24-00

专利说明:
具有電磁干擾屏蔽膜的半導體封裝件及其製造方法
本發明是有關於一種半導體封裝件及其製造方法，且特別是有關於一種具有電磁干擾屏蔽膜之半導體封裝件及其製造方法。
半導體封裝件為了避免電磁干擾，通常於半導體封裝件之外側面覆蓋一電磁干擾屏蔽元件。
然而，傳統之電磁干擾屏蔽元件通常沿半導體封裝件之基板的側面延伸至基板的下表面。如此，容易與位於基板之下表面的電性接點電性接觸而發生短路。
本發明係有關於一種半導體封裝件及其製造方法，避免半導體封裝件之電磁干擾屏蔽元件與設於基板之下表面的電性接點電性連接而發生短路。
根據本發明之一實施例，提出一種半導體封裝件。半導體封裝件包括一基板、一半導體裝置、一電路元件、一封裝體及一電磁干擾屏蔽膜。基板具有一上表面且包括一接地元件。半導體裝置設於基板之上表面。電路元件設於基板之上表面且具有一接地部，接地部電性連接於基板之接地元件。封裝體包覆半導體裝置及電路元件且具有一開孔，開孔露出電路元件之接地部。電磁干擾屏蔽膜覆蓋封裝體且經由開孔電性接觸電路元件之接地部。
根據本發明之另一實施例，提出一種半導體封裝件之製造方法。製造方法包括以下步驟。提供一基板，其中基板具有一上表面且包括一接地元件；設置一半導體裝置及一電路元件於基板之上表面上，其中電路元件具有一接地部，接地部電性連接於基板之接地元件；形成一封裝體包覆半導體裝置及電路元件；形成一開孔於封裝體，其中開孔露出電路元件之接地部；形成一電磁干擾屏蔽膜覆蓋封裝體，其中電磁干擾屏蔽膜經由開孔電性接觸電路元件之接地部；以及，形成一切割狹縫，其中切割狹縫經過電磁干擾屏蔽膜、封裝體與基板。
根據本發明之另一實施例，提出一種半導體封裝件之製造方法。製造方法包括以下步驟。提供一基板，其中基板具有一上表面且包括一接地元件；設置一半導體裝置及一電路元件於基板之上表面上，其中電路元件具有一接地部，接地部電性連接於基板之接地元件；形成一封裝體包覆半導體裝置及電路元件；形成一開孔於封裝體，其中開孔露出電路元件之接地部；形成一第一切割狹縫，其中第一切割狹縫經過封裝體；形成一電磁干擾屏蔽膜覆蓋封裝體，其中電磁干擾屏蔽膜經由開孔電性接觸電路元件之接地部；以及，形成一第二切割狹縫，其中第二切割狹縫經過基板。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
請參照第1圖，其繪示依照本發明一實施例之半導體封裝件的剖視圖。半導體封裝件100包括基板110、半導體裝置120、電路元件130、封裝體140、電磁干擾屏蔽膜150、至少一接墊160及至少一電性接點170。
基板110具有一外側面110s及相對之一上表面110u與一下表面110b。外側面110s延伸於上表面110u與下表面110b之間，以定義基板110的邊界。
基板110例如是一多層有機基板或一陶瓷基板。基板110包括至少一接地元件111。接地元件111提供電路元件130至接墊160之間的一接地路徑。本實施例中，接地元件111包括至少一圖案化線路層1111及至少一導通孔(conductive via)1112，導通孔1112電性連接二圖案化線路層1111，使電路元件130可經由接地路徑電性連接於接墊160。另一實施例中，接地元件111例如是導電柱。
半導體裝置120設於基板110之上表面110u上。本實施例中，半導體裝置120係處於”面下(face-down)”方位，且透過數個銲球(solder ball)電性連接於基板110，如此的結構可稱為”覆晶(flip-chip)”。另一實施例中，半導體裝置120係處於”面上(face-up)”方位，且可透過數條銲線(bond wire)連接於基板110。
電路元件130設於基板110之上表面110u。電路元件130具有至少一接地部131，其中，接地部131電性連接於基板110之接地元件111。電路元件130可包括電晶體、二極體、電感、電容、電阻、半導體晶片、半導體封裝件及/或其它電路元件。
接地部131可包括導通孔(conductive via)、導電層或電性接點。接地部131具有上表面130u及下表面130b，接地部131可沿電路元件130之內部或外部從上表面130u延伸至下表面130b，本實施例中，接地部131沿電路元件130之相對二端的外側面從上表面130u延伸至下表面130b。接地部131之上表面130u電性接觸電磁干擾屏蔽膜150，而接地部131之下表面130b電性接觸基板110之圖案化線路層1111。此外，電路元件130之長度L1約為0.6釐米(mm)，電路元件130之高度H1約為0.3 mm，而電路元件130之寬度W2(繪示於第2圖)約0.3 mm。電路元件130之接地部131之短邊寬度W1(繪示於第2圖)介於約0.15 mm至0.3 mm之間。
封裝體140包覆半導體裝置120及電路元件130且具有至少一開孔141。開孔141露出電路元件130之接地部131。開孔141從封裝體140之上表面140u露出一開口，本實施例中，該開口之內徑D1例如是400微米。較佳但非限定地，開孔141之內側壁141s係斜面，如此可使形成於開孔141之內側壁的電磁干擾屏蔽膜150之厚度係均勻。由於開孔141之內側壁141s係斜面，使開孔141之底部內徑D2小於開口內徑D1，例如，開孔141之底部內徑D2係約150微米。另一實施例中，開孔141之內側壁141s可為垂直面，其實質上垂直於接地部131之上表面130u或封裝體140之上表面140u。此外，該開口之底部與封裝體140之上表面140u的間距H2係約400微米。
封裝體140更具有一外側面140s及一上表面140u。本實施例中，封裝體140之外側面140s與基板110之外側面110s實質上對齊，例如是共面。
封裝體140之材質可包括酚醛基樹脂(Novolac-based resin)、環氧基樹脂(epoxy-based resin)、矽基樹脂(silicone-based resin)或其他適當之包覆劑。封裝體140亦可包括適當之填充劑，例如是粉狀之二氧化矽。在一實施例中，封裝體140為封膠(molding compound)。另一實施例中，封裝體140可為預浸材疊層(prepreg lamination)。
電磁干擾屏蔽膜150覆蓋封裝體140之上表面140u及開孔141之內側壁141s且經由開孔141電性接觸對應之電路元件130之接地部131。電磁干擾屏蔽膜150的材料可選自於鋁、銅、鉻、錫、金、銀、鎳、不銹鋼及其組合所構成的群組。此外，電磁干擾屏蔽膜150可以是單層或多層材料。例如，電磁干擾屏蔽膜150係三層結構，其內層係不銹鋼層、中間層係銅層，而外層係不銹鋼層；或者，電磁干擾屏蔽膜150係雙層結構，其內層係銅層，而其外層係不銹鋼層。
接墊160形成於基板110之下表面110b上，電性接點170形成於對應之接墊160上。電性接點170例如是銲球(solder ball)或凸塊(bump)。本實施例之電性接點170係以銲球為例說明，使半導體封裝件100成為一球柵陣列(Ball Grid Array,BGA)結構。另一實施例中，半導體封裝件100可省略電性接點170，而成為一平面閘格陣列(Land Grid Array,LGA)結構。此外，該些電性接點170中之一電性接點171例如是接地接點，其透過基板110電性連接於電路元件130之接地部131。電性接點171用以電性連接於一外部電路之接地端。
本實施例中，接墊160可延伸至基板110之外側面110s。進一步地說，由於電磁干擾屏蔽膜150未延伸至基板110之外側面110s，故即使接墊160(如第1圖之最右邊的接墊160)延伸至連接於基板110之外側面110s，也不致使第1圖中最右邊的接墊160電性接觸於電磁干擾屏蔽膜150。此外，由於接墊160可延伸至基板110之外側面110s，故當半導體封裝件100設於一電路板(未繪示)上時，可透過延伸至外側面110s的接墊160觀察並測試電性接點170的熔接狀況。另一實施例中，接墊160亦可不延伸至基板110之外側面110s，即，接墊160與基板110之外側面110s沿接墊160的延伸方向係相隔一間距。
請參照第2圖，其繪示第1圖之半導體封裝件的上視圖。
開孔141的數量可以為多個，其分布點可視線路設計而定，並不受第2圖之分布所限制。本實施例中，開孔141之剖面(橫剖面)形狀係以圓形為例；另一實施例中，開孔141之剖面形狀亦可為橢圓形或多角形，例如是矩形、梯形或三角形等。本實施例中，該些開孔141的形狀完全相同；另一實施例中，該些開孔141的之剖面形狀可完全相同或不完全相同。
如第2圖中局部A’放大圖所示，開孔141的內徑D1大於接地部131的短邊寬度W1，如此，可增加電磁干擾屏蔽膜150與接地部131的接觸面積。另一實施例中，開孔141的內徑D1可同時大於接地部131的短邊寬度W1及電路元件130之寬度W2。另一實施例中，開孔141的內徑D1亦可小於接地部131的短邊寬度W1及電路元件130之寬度W2。
請參照第3圖，其繪示依照本發明另一實施例之半導體封裝件的剖視圖。
半導體封裝件200包括基板110、半導體裝置120、電路元件130、封裝體140、電磁干擾屏蔽膜150、至少一接墊160及至少一電性接點170。
基板110具有上表面110u、第一外側面110s1及第二外側面110s2。基板110之第一外側面110s1與第二外側面110s2非共平面，亦即基板110之第一外側面110s1與第二外側面110s2係錯開，本實施例中，第一外側面110s1與第二外側面110s2沿基板110之上表面110u的延伸方向錯開。
封裝體140包覆半導體裝置120及電路元件130。封裝體140具有至少一開孔141，其中開孔141露出電路元件130之接地部131。封裝體140更具有一外側面140s，本實施例中，封裝體140之外側面140s與基板110之第一外側面110s1實質上對齊，例如是共面。
電磁干擾屏蔽膜150覆蓋封裝體140之外側面140s及基板110之第一外側面110s1，且經由開孔141電性接觸對應之電路元件130之接地部131。由於第一外側面110s1與第二外側面110s2係錯開(非共平面)，使電磁干擾屏蔽膜150未延伸至接觸於接墊160。
請參照第4圖，其繪示依照本發明另一實施例之半導體封裝件的剖視圖。
半導體封裝件300包括基板110、半導體裝置120、電路元件130、封裝體140、電磁干擾屏蔽膜150、至少一接墊160及至少一電性接點170。
基板110具有上表面110u及外側面110s且包括至少一接地元件111。
封裝體140包覆半導體裝置120及電路元件130。封裝體140具有至少一開孔141，其中開孔141露出電路元件130之接地部131。封裝體140具有外側面140s，其中封裝體140之外側面140s與基板110之外側面110s係非共平面，亦即封裝體140之外側面140s與基板110之外側面110s係錯開，本實施例中，封裝體140之外側面140s與基板110之外側面110s沿基板110之上表面110u的延伸方向係錯開。
電磁干擾屏蔽膜150覆蓋封裝體140之外側面140s，且經由開孔141電性接觸對應之電路元件130之接地部131。
請參照第5A圖，其繪示依照本發明另一實施例之半導體封裝件的剖視圖。
半導體封裝件400包括基板110、半導體裝置120、電路元件430、封裝體140、電磁干擾屏蔽膜150、至少一接墊160及至少一電性接點170。
基板110具有上表面110u及外側面110s，且包括至少一接地元件111。
封裝體140包覆半導體裝置120及電路元件430之外側面430s，且具有至少一開孔141及外側面140s。開孔141露出電路元件430之接地部431。本實施例中，封裝體140之上表面140u自開孔141露出一開口，該開口之內徑D1例如是400微米，該開口之底部與封裝體140之上表面140u的間距H2例如是150微米。
電磁干擾屏蔽膜150覆蓋封裝體140之上表面140u，且經由開孔141電性接觸電路元件430之接地部431。接地部431可包括導通孔、導電層或電性接點，本實施例中，接地部431係以導通孔為例。也就是說，接地部431係沿電路元件430的內部從電路元件430之上表面430u延伸至下表面430b。
電磁干擾屏蔽膜150具有外側面150s，其中，電磁干擾屏蔽膜150之外側面150s、封裝體140之外側面140s與基板110之外側面110s實質上對齊，例如是共面。
請參照第5B圖，其繪示第5A圖之上視圖(第5A圖係第5B圖中方向5A-5A’的剖視圖)。本實施例中，電路元件430設置於一環狀電路板上的金屬接墊，且環狀電路板設置於基板110之上表面110u，而接地部431係貫穿電路元件430與基板110之接地元件111電性連接。電路元件430沿一封閉環形路徑設置，並環繞半導體裝置120，且半導體裝置120從環狀電路板露出。另一實施例中，電路元件430亦可沿一開放路徑設置。其它實施例中，電路元件430可包括數個分離之子電路板，該些子電路板分離配置於基板110之上表面110u上，且可環繞半導體裝置120配置。
請參照第6圖，其繪示依照本發明另一實施例之半導體封裝件的剖視圖。
半導體封裝件500包括基板110、半導體裝置120、電路元件430、封裝體140、電磁干擾屏蔽膜150、至少一接墊160及至少一電性接點170。
基板110具有上表面110u及外側面110s且包括至少一接地元件111。封裝體140包覆半導體裝置120及電路元件430之上表面430u，且具有至少一開孔141及外側面140s。開孔141露出電路元件430之接地部431。
電磁干擾屏蔽膜150覆蓋封裝體140之上表面140u，且經由開孔141電性接觸電路元件430之接地部431。此外，電磁干擾屏蔽膜150之外側面150s、封裝體140之外側面140s、電路元件430之外側面430s與基板110之外側面110s實質上對齊，例如是共面。
請參照第7A至7G圖，其繪示第1圖之半導體封裝件的製造過程圖。
如第7A圖所示，提供基板110，其中，基板110具有上表面110u且包括至少一接地元件111。
如第7B圖所示，使用例如是表面黏著技術(SMT)，設置至少一半導體裝置120及至少一電路元件130於基板110之上表面110u上，其中，電路元件130具有至少一接地部131，接地部131電性連接於基板110之接地元件111。
如第7C圖所示，使用例如是壓縮成型(compression molding)、注射成型(injection molding)或轉注成型(transfer molding)技術，形成封裝體140包覆半導體裝置120及電路元件130且覆蓋基板110之上表面110u。
如第7D圖所示，使用圖案化技術，形成至少一開孔141於封裝體140之上表面140u，其中開孔141露出電路元件130之接地部131。上述圖案化技術包括微影製程(photolithography)、化學蝕刻(chemical etching)、雷射鑽孔(laser drilling)或機械鑽孔(mechanical drilling)。
如第7E圖所示，形成電磁干擾屏蔽膜150覆蓋封裝體140之上表面140u及開孔141之內側壁141s，其中，電磁干擾屏蔽膜150經由開孔141電性接觸電路元件130之接地部131。電磁干擾屏蔽膜150可應用例如是化學蒸鍍(Chemical Vapor Deposition,CVD)、無電鍍(electroless plating)、電鍍、印刷(printing)、噴佈(spraying)、濺鍍或真空沉積(vacuum deposition)等技術製成，故其厚度甚薄，可縮小半導體封裝件的尺寸。
如第7F圖所示，形成至少一電性接點170於基板110之下表面110b，其中，電性接點170電性接觸對應之接墊160，而該些電性接點170中之一電性接點171例如是接地接點。
如第7G圖所示，形成至少一切割狹縫S1，其中切割狹縫S1經過電磁干擾屏蔽膜150、封裝體140、基板110及接墊160，以形成至少一如第1圖所示之半導體封裝件100。本實施例之切割方式係全穿切方式(full-cut)，即切割狹縫S1貫穿基板110。另一實施例中，切割狹縫S1可不經過接墊160。
請參照第8A至8D圖，其繪示第3圖之半導體封裝件的製造過程圖。以下係從開孔141形成後開始說明，開孔141形成前的步驟相似於半導體封裝件100的製造過程，容此不再贅述。
如第8A圖所示，形成至少一第一切割狹縫S2，其中第一切割狹縫S2經過封裝體140及基板110之一部分。第一切割狹縫S2形成後，封裝體140形成外側面140s，而基板110形成第一外側面110s1。其中，封裝體140之外側面140s與基板110之第一外側面110s1實質上對齊，例如是共面。本實施例之切割方式係半穿切方式(half-cut)，即第一切割狹縫S2不貫穿基板110。
如第8B圖所示，形成電磁干擾屏蔽膜150覆蓋封裝體140之上表面140u及外側面140s，同時覆蓋基板110之第一外側面110s1，其中，電磁干擾屏蔽膜150經由開孔141電性接觸電路元件130之接地部131。
如第8C圖所示，形成至少一電性接點170於基板110之下表面110b。其中，電性接點170電性接觸對應之接墊160，而該些電性接點170中之一電性接點171例如是接地接點。
如第8D圖所示，形成至少一第二切割狹縫S3，其中第二切割狹縫S3經過基板110及接墊160，以形成至少一如第3圖所示之半導體封裝件200。另一實施例中，切割狹縫S3可不經過接墊160。第二切割狹縫S3形成後，基板110形成第二外側面110s2，其中，基板110之第一外側面110s1與第二外側面110s2沿基板110之上表面110u的延伸方向係錯開。
請參照第9圖，其繪示第4圖之半導體封裝件的製造過程圖。以下係說明形成第一切割狹縫S1之步驟，其餘步驟相似於形成半導體封裝件200的對應步驟，容此不再贅述。
如第9圖所示，形成至少一第一切割狹縫S1，其中，第一切割狹縫S1終止於基板110之上表面110u，即第一切割狹縫S1並不切割到基板110。如此一來，在後續第二切割狹縫S3(繪示於第8D圖)形成後，可形成第4圖之半導體封裝件300。
請參照第10A至10F圖，其繪示第5A圖之半導體封裝件的製造過程圖。
如第10A圖所示，設置至少一半導體裝置120及電路元件430於基板110之上表面110u。其中，電路元件430包括至少一接地部431，且具有上表面430u及外側面430s。電路元件430之接地部431電性連接於基板110之接地元件111。
電路元件430例如是設置於一環形電路板上的金屬接墊，且環狀電路板設置於基板110之上表面110u，而接地部431係貫穿電路元件430與基板110之接地元件111電性連接。電路元件430沿一封閉環形路徑設置，並環繞半導體裝置120，且半導體裝置120從環狀電路板露出。另一實施例中，電路元件430亦可沿一開放環形路徑設置。其它實施例中，電路元件430可包括數個分離之子電路板，該些子電路板分離地配置於基板110之上表面110u上，且環繞半導體裝置120配置。
如第10B圖所示，使用例如是壓縮成型、注射成型或轉注成型技術，形成封裝體140包覆半導體裝置120及電路元件430且覆蓋基板110之上表面110u。
如第10C圖所示，使用上述圖案化技術，形成至少一開孔141於封裝體140，其中開孔141露出對應之電路元件430之接地部431。
如第10D圖所示，形成電磁干擾屏蔽膜150覆蓋封裝體140之上表面140u及開孔141之內側壁141s，其中，電磁干擾屏蔽膜150經由開孔141電性接觸電路元件430之接地部431。
如第10E圖所示，形成至少一電性接點170於基板110之下表面110b，其中，電性接點170電性連接對應之接墊160，而該些電性接點170中之一電性接點171例如是接地接點。
如第10F圖所示，形成至少一切割狹縫S1，其中切割狹縫S1經過電磁干擾屏蔽膜150、封裝體140、基板110及接墊160，以形成至少一如第5A圖所示之半導體封裝件100。另一實施例中，切割狹縫S3可不經過接墊160。切割狹縫S1形成後，電磁干擾屏蔽膜150之外側面150s、封裝體140之外側面140s與基板110之外側面110s實質上對齊，例如是共面。本實施例之切割方式係全穿切方式。另一實施例中，半導體封裝件400亦可採用半穿切方式切割完成。
請參照第11圖，其繪示第6圖之半導體封裝件的製造過程圖。以下係說明形成切割狹縫S1之步驟，其餘步驟相似於形成半導體封裝件400的對應步驟，容此不再贅述。
如第11圖所示，形成至少一切割狹縫S1，其中，切割狹縫S1經過電磁干擾屏蔽膜150、封裝體140、電路元件430與基板110，以形成至少一如第6圖所示之半導體封裝件500。切割狹縫S1形成後，電磁干擾屏蔽膜150之外側面150s、封裝體140之外側面140s、電路元件430之外側面430s與基板110之外側面110s實質上對齊，例如是共面。本實施例之切割方式係全穿切方式。另一實施例中，半導體封裝件500的切割亦可採用半穿切方式完成。
本發明上述實施例之半導體封裝件及其製造方法，半導體封裝件之電磁干擾屏蔽元件不易與於基板之下表面的電性接點電性連接而發生短路。此外，半導體封裝件可以全穿切或半穿切之切割方式完成。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400、500．．．半導體封裝件
110．．．基板
111．．．接地元件
110u、130u、140u、430u．．．上表面
110b、130b．．．下表面
110s、140s、150s、430s．．．外側面
1111．．．圖案化線路層
1112．．．導通孔
120．．．半導體裝置
130、430．．．電路元件
131、431．．．接地部
140．．．封裝體
141．．．開孔
141s．．．內側壁
150．．．電磁干擾屏蔽膜
160．．．接墊
170、171．．．電性接點
D1、D2．．．內徑
L1．．．長度
H1．．．高度
H2．．．間距
S1．．．切割狹縫
S2．．．第一切割狹縫
S3．．．第二切割狹縫
W1、W2．．．寬度
第1圖繪示依照本發明一實施例之半導體封裝件的剖視圖。
第2圖繪示第1圖之半導體封裝件的上視圖。
第3圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第4圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第5A圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第5B圖繪示第5A圖之上視圖。
第6圖繪示依照本發明另一實施例之半導體封裝件的剖視圖。
第7A至7G圖繪示第1圖之半導體封裝件的製造過程圖。
第8A至8D圖繪示第3圖之半導體封裝件的製造過程圖。
第9圖繪示第4圖之半導體封裝件的製造過程圖。
第10A至10F圖繪示第5A圖之半導體封裝件的製造過程圖。
第11圖繪示第6圖之半導體封裝件的製造過程圖。
100．．．半導體封裝件
110．．．基板
111．．．接地元件
110u、130u、140u．．．上表面
110b、130b．．．下表面
1111．．．圖案化線路層
1112．．．導通孔
120．．．半導體裝置
130．．．電路元件
131．．．接地部
140．．．封裝體
141．．．開孔
141s．．．內側壁
150．．．電磁干擾屏蔽膜
160．．．接墊
170、171．．．電性接點
D1、D2．．．內徑
L1．．．長度

权利要求:
Claims (14)
[1] 一種半導體封裝件，包括：一基板，具有一上表面且包括一接地元件；一半導體裝置，設於該基板之該上表面；一電路元件，設於該基板之該上表面，該電路元件具有一接地部，該接地部電性連接於該基板之該接地元件；一封裝體，包覆該半導體裝置及該電路元件且具有一開孔，該開孔露出該電路元件之該接地部；以及一電磁干擾屏蔽膜，覆蓋該封裝體且經由該開孔電性接觸該電路元件之該接地部。
[2] 如申請專利範圍第1項所述之半導體封裝件，其中該基板具有一外側面，該封裝體具有一外側面，該基板之該外側面與該封裝體之該外側面實質上對齊；其中，該電磁干擾屏蔽膜覆蓋該封裝體之該外側面及該基板之該外側面。
[3] 如申請專利範圍第1項所述之半導體封裝件，其中該封裝體具有一上表面及一外側面，該電磁干擾屏蔽膜覆蓋該封裝體之該上表面，但未覆蓋該封裝體之該外側面。
[4] 如申請專利範圍第1項所述之半導體封裝件，其中該基板具有一外側面，該封裝體具有一外側面，該基板之該外側面與該封裝體之該外側面係錯開；其中，該電磁干擾屏蔽膜覆蓋該封裝體之該外側面。
[5] 如申請專利範圍第1項所述之半導體封裝件，其中該基板具有一第一外側面及一第二外側面，該基板之該第一外側面與該第二外側面係錯開，該封裝體具有一外側面，該基板之該第一外側面與該封裝體之該外側面實質上對齊；其中，該電磁干擾屏蔽膜覆蓋該封裝體之該外側面及該基板之該第一外側面。
[6] 如申請專利範圍第1項所述之半導體封裝件，其中該電路元件係包括一電路板，該半導體裝置從該電路板露出。
[7] 如申請專利範圍第6項所述之半導體封裝件，其中該封裝體具有一外側面、該基板具有一外側面，且該電路板具有一外側面，其中該電路板之該外側面、該封裝體之該外側面與該基板之該外側面實質上對齊。
[8] 如申請專利範圍第6項所述之半導體封裝件，其中該電磁干擾屏蔽膜具有一外側面，該電磁干擾屏蔽膜之該外側面、該電路板之該外側面、該封裝體之該外側面與該基板之該外側面實質上對齊。
[9] 一種半導體封裝件之製造方法，包括：提供一基板，其中該基板具有一上表面且包括一接地元件；設置一半導體裝置及一電路元件於該基板之該上表面，其中該電路元件具有一接地部，該接地部電性連接於該基板之該接地元件；形成一封裝體包覆該半導體裝置及該電路元件；形成一開孔於該封裝體，其中該開孔露出該電路元件之該接地部；形成一電磁干擾屏蔽膜覆蓋該封裝體，其中該電磁干擾屏蔽膜經由該開孔電性接觸該電路元件之該接地部；以及形成一切割狹縫，其中該切割狹縫經過該電磁干擾屏蔽膜、該封裝體與該基板。
[10] 如申請專利範圍第9項所述之製造方法，其中於設置該半導體裝置及該電路元件於該基板之該上表面之該步驟中，該電路元件係包括一電路板，該半導體裝置從該電路板露出。
[11] 如申請專利範圍第10項所述之製造方法，其中於形成該切割狹縫之該步驟中，該切割狹縫更經過該電路元件。
[12] 一種半導體封裝件之製造方法，包括：提供一基板，其中該基板具有一上表面且包括一接地元件；設置一半導體裝置及一電路元件於該基板之該上表面上，其中該電路元件具有一接地部，該接地部電性連接於該基板之該接地元件；形成一封裝體包覆該半導體裝置及該電路元件；形成一開孔於該封裝體，其中該開孔露出該電路元件之該接地部；形成一第一切割狹縫，其中該第一切割狹縫經過該封裝體；形成一電磁干擾屏蔽膜覆蓋該封裝體，其中該電磁干擾屏蔽膜經由該開孔電性接觸該電路元件之該接地部；以及形成一第二切割狹縫，其中該第二切割狹縫經過該基板。
[13] 如申請專利範圍第12項所述之製造方法，其中該基板於形成該第一切割狹縫之該步驟中，該第一切割狹縫止於該基板之該上表面。
[14] 如申請專利範圍第12項所述之製造方法，其中於形成該第一切割狹縫之該步驟中，該第一切割狹縫更經過該基板之一部分；形成該電磁干擾屏蔽膜覆蓋該封裝體之該步驟中，該電磁干擾屏蔽膜更覆蓋該基板之該部分。

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同族专利:

公开号 | 公开日

TWI483374B|2015-05-01|

引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

TWI750036B|2021-02-20|2021-12-11|瑞昱半導體股份有限公司|屏蔽結構及電感器裝置|US20100110656A1|2008-10-31|2010-05-06|Advanced Semiconductor Engineering, Inc.|Chip package and manufacturing method thereof|

法律状态:

优先权:

申请号 | 申请日 | 专利标题

TW100134867A|TWI483374B|2011-09-27|2011-09-27|具有電磁干擾屏蔽膜的半導體封裝件及其製造方法|TW100134867A| TWI483374B|2011-09-27|2011-09-27|具有電磁干擾屏蔽膜的半導體封裝件及其製造方法|

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